G233 SoC 硬件手册（教学版）¶

1. 概述¶

G233 是为 QEMU 训练营定制的虚拟 SoC/板卡。其设计目标是提供一个足够小但覆盖关键子系统的硬件抽象，用于：

• 板级/SoC 设备建模（MMIO、IRQ、总线、设备实例化与连接）
• 通用外设建模（GPIO、PWM、WDT）
• SPI 外设建模与存储器件互联（SSI、Flash、片选、中断）

本手册重点描述 内存映射、外设寄存器定义、中断互联以及编程模型。

2. 文档约定¶

2.1 数值与端序¶

• 除非特别说明，所有数值均为十六进制，形如 0x1001_8000（下划线仅用于分组）。
• 地址均为 字节地址（byte addressable）。
• 所有多字节寄存器访问均按 小端序（little-endian） 解释。

2.2 术语：未定义 / 实现定义¶

• 未定义（undefined）：实现可以产生任意结果（包括但不限于异常/死循环/数据破坏）；软件不得依赖其行为。
• 实现定义（implementation-defined）：实现必须在某处（手册或实现文档）给出选择；若未给出，软件仍不得依赖。

本手册对一些非关键细节会采用"实现定义/未定义"以避免与训练营实现细节冲突。

3. 系统架构¶

3.1 顶层框图（示意）¶

+------------------------------------------------------------------------------+
|                       G233 Board Architecture Diagram                        |
|                                                                              |
|  +-----------------+       +--------------------+       +-----------------+  |
|  |       DRAM      | <---> |   riscv.g233.cpu   | <---> |       MROM      |  |
|  |   0x8000_0000   |       | - RVA23            |       |   0x0000_1000   |  |
|  |   0xBFFF_FFFF   |       | - Xg233ai          |       |   0x0000_2FFF   |  |
|  +-----------------+       +----------+---------+       +-----------------+  |
|                                       |                                      |
|               +-----------+-----------+-----------+-----------+              |
|               |           |           |           |           |              |
|       +-------v---+  +----v----+  +---v-----+  +-v-------+  +v----------+   |
|       |   PLIC    |  |  ACLINT |  |  PL011  |  |   WDT   |  |   GPIO    |   |
|       | 0x0C00_.. |  | 0x0200_ |  | 0x1000_ |  | 0x1001_ |  | 0x1001_   |   |
|       | 0x0FFF_.. |  | 0x0200_ |  | 0x1000_ |  | 0x1001_ |  | 0x1001_   |   |
|       +-----+-----+  +---------+  +---------+  +---------+  +-----------+   |
|             |                                                                |
|       +-----+-----+-----+-----+                                             |
|       |           |           |                                              |
|   +---v---+   +---v---+   +--v----+   +---v----+   +---v----+               |
|   |  PWM  |   |  SPI  |   | Flash |   | Flash  |   | Flash  |               |
|   | 0x..5 |   | 0x..8 |   | CS0   |   | CS1    |   | (opt)  |               |
|   +-------+   +---+---+   +-------+   +--------+   +--------+               |
|                   |            |            |                                 |
|                   +------SSI Bus-----------+                                 |
|                                                                              |
|                              Bus Fabric / AXI                                |
+------------------------------------------------------------------------------+

3.2 外设互联概要¶

4. 地址空间与存储器映射¶

4.1 地址映射总览¶

下表给出 G233 低地址空间（低 32 位）内的主要映射。未列出的地址范围为 实现定义（可能返回 0、产生总线错误或触发访存异常）。

4.2 MMIO 访问规则（通用）¶

• 除非章节另行说明，MMIO 寄存器按 32-bit 对齐访问；非对齐访问的行为为 实现定义。
• 对寄存器中标记为 保留（Reserved） 的位：软件 必须写 0，读出值为 实现定义。
• 同一寄存器的并发访问、以及设备内部状态机的精确定序为 实现定义（建议驱动使用轮询/中断配合，并做好超时保护）。

5. 处理器与中断子系统¶

5.1 CPU 概览¶

5.2 启动与复位¶

• 复位后 CPU 从 MROM 区域取指执行（具体入口地址由平台配置/固件决定）。
• MROM 内容通常用于最小初始化并跳转到 DRAM 中的后续代码。

5.3 中断控制器¶

ACLINT：提供软件中断（MSWI）与机器定时器（MTIME/MTIMECMP），用于 M-mode 的 MSIP/MTIP 等本地中断源。

PLIC：聚合板级外设的外部中断源，并向 CPU 递交外部中断（MEIP）。

5.4 PLIC 中断源编号¶

6. 看门狗定时器（WDT）¶

WDT (Watchdog Timer) 提供系统级超时保护，软件需在倒计时归零前周期性"喂狗"以防止系统复位或触发中断。

6.1 功能特性¶

• 32 位递减计数器
• 可配置超时时间（通过装载值）
• 超时可产生中断或系统复位（由控制位选择）
• 喂狗操作需写入特定密钥值
• 锁定机制：写入锁定密钥后，控制寄存器变为只读

6.2 寄存器映射¶

WDT 基地址：0x1001_0000。

6.3 寄存器定义¶

6.3.1 WDT_CTRL（Offset 0x00）— Control Register¶

6.3.2 WDT_LOAD（Offset 0x04）— Load Value Register¶

6.3.3 WDT_VAL（Offset 0x08）— Current Value Register¶

6.3.4 WDT_SR（Offset 0x0C）— Status Register¶

6.3.5 WDT_KEY（Offset 0x10）— Key Register¶

密钥值定义：

6.4 编程模型¶

1. 配置 WDT_LOAD 设定超时装载值。
2. 配置 WDT_CTRL：设置 INTEN（中断）或 RSTEN（复位），置位 EN 启动计数。
3. 软件周期性向 WDT_KEY 写入 0x5A5A_5A5A 喂狗。
4. 若需锁定配置（防止误改），向 WDT_KEY 写入 0x1ACC_E551。
5. 超时检测：轮询 WDT_SR.TIMEOUT 或通过 PLIC 中断响应。

7. GPIO 控制器¶

GPIO (General-Purpose Input/Output) 提供 32 路通用数字引脚，每路可独立配置方向、输出电平、以及中断触发条件。

7.1 功能特性¶

• 32 路独立引脚（GPIO[31:0]）
• 每路可配置为输入或输出
• 输出电平可独立控制
• 每路引脚可独立使能中断
• 中断触发方式可配置：电平触发或边沿触发
• 中断极性可配置：高电平/上升沿 或 低电平/下降沿

7.2 寄存器映射¶

GPIO 基地址：0x1001_2000。

7.3 寄存器定义¶

以下寄存器均为 32 位宽，每一位对应一路 GPIO 引脚（bit N 对应 GPIO[N]）。

7.3.1 GPIO_DIR（Offset 0x00）— Direction Register¶

7.3.2 GPIO_OUT（Offset 0x04）— Output Data Register¶

7.3.3 GPIO_IN（Offset 0x08）— Input Data Register¶

7.3.4 GPIO_IE（Offset 0x0C）— Interrupt Enable Register¶

7.3.5 GPIO_IS（Offset 0x10）— Interrupt Status Register¶

7.3.6 GPIO_ITP（Offset 0x14）— Interrupt Type Register¶

7.3.7 GPIO_IPL（Offset 0x18）— Interrupt Polarity Register¶

7.4 编程模型¶

输出控制：

1. 设置 GPIO_DIR[N] = 1（输出模式）。
2. 写 GPIO_OUT[N] 控制引脚电平。

输入读取：

1. 设置 GPIO_DIR[N] = 0（输入模式）。
2. 读 GPIO_IN[N] 获取当前引脚电平。

中断配置：

1. 配置 GPIO_ITP[N] 选择电平/边沿触发。
2. 配置 GPIO_IPL[N] 选择触发极性。
3. 置位 GPIO_IE[N] 使能中断。
4. 中断发生后，读 GPIO_IS 确认触发引脚，向对应位写 1 清除。

8. PWM 控制器¶

PWM (Pulse Width Modulation) 控制器提供 4 路独立 PWM 输出通道，每路可独立配置周期、占空比和极性。

8.1 功能特性¶

• 4 路独立通道（CH0~CH3）
• 32 位周期计数器
• 32 位占空比计数器
• 每通道可独立使能/禁用
• 输出极性可配置
• 周期完成中断

8.2 寄存器映射¶

PWM 基地址：0x1001_5000。每通道占用 0x10 字节（4 个寄存器），通道 N 基偏移为 N * 0x10。全局寄存器位于 0x40 起始。

通道寄存器（通道 N，偏移基址 = N * 0x10）：

全局寄存器：

8.3 寄存器定义¶

8.3.1 PWM_CHn_CTRL（Offset N*0x10 + 0x00）— Channel Control¶

8.3.2 PWM_CHn_PERIOD（Offset N*0x10 + 0x04）— Period Value¶

8.3.3 PWM_CHn_DUTY（Offset N*0x10 + 0x08）— Duty Cycle Value¶

8.3.4 PWM_CHn_CNT（Offset N*0x10 + 0x0C）— Current Counter¶

8.3.5 PWM_GLB（Offset 0x40）— Global Control/Status¶

8.4 编程模型¶

1. 配置通道周期：写 PWM_CHn_PERIOD。
2. 配置占空比：写 PWM_CHn_DUTY（值须 <= PERIOD）。
3. 按需配置极性与中断：写 PWM_CHn_CTRL（POL、INTIE）。
4. 启动通道：置位 PWM_CHn_CTRL.EN。
5. 周期完成中断处理：读 PWM_GLB 确认哪些通道完成，向对应 DONE 位写 1 清除。

9. SPI 控制器¶

SPI (Serial Peripheral Interface) 控制器提供全双工同步串行通信能力，可用于连接外部传感器、存储器件（Flash）等。

9.1 功能特性¶

• 主/从模式（通过寄存器选择，具体互联由平台决定）
• 全双工同步传输
• 8-bit 数据位宽
• 4 路片选信号（CS0~CS3）
• 中断：TXE、RXNE、错误（溢出/下溢）

9.2 寄存器映射¶

SPI 基地址：0x1001_8000。

9.3 寄存器定义¶

9.3.1 SPI_CR1（Offset 0x00）— Control Register 1¶

9.3.2 SPI_CR2（Offset 0x04）— Control Register 2¶

9.3.3 SPI_SR（Offset 0x08）— Status Register¶

9.3.4 SPI_DR（Offset 0x0C）— Data Register¶

9.3.5 SPI_CSCTRL（Offset 0x10）— Chip Select Control¶

9.4 编程模型¶

1. 初始化：配置 SPI_CR1.MSTR（主/从）与 SPI_CR1.SPE（使能），按需配置 SPI_CR2 中断位。
2. 片选：通过 SPI_CSCTRL 使能并激活目标 CS（CS 具体有效电平与互联时序为实现定义）。
3. 传输：
   • 轮询 SPI_SR.TXE == 1 后写 SPI_DR.DATA 发起发送；
   • 轮询 SPI_SR.RXNE == 1 后读 SPI_DR.DATA 获取接收数据。
4. 错误处理：若 SPI_SR.OVERRUN/UNDERRUN == 1，向 SPI_SR 对应位写 1 清除，并重新初始化传输状态。
5. 结束：取消激活 CS，必要时关闭 SPI_CR1.SPE。

10. SPI Flash 互联¶

G233 开发板的 SPI 总线（SSI）上挂载了两片 Winbond SPI NOR Flash，通过片选信号区分。

10.1 Flash 配置¶

10.2 支持的 Flash 命令¶

以下列出 G233 平台要求支持的 Flash 命令子集：

10.3 Flash 状态寄存器¶

10.4 典型操作流程¶

读取 JEDEC ID：激活 CS → 发送 0x9F → 读取 3 字节 → 取消 CS。

扇区擦除：激活 CS → 发送 0x06 (WREN) → 取消 CS → 激活 CS → 发送 0x20 + 3 字节地址 → 取消 CS → 轮询 BUSY 直到完成。

页编程：激活 CS → 发送 0x06 (WREN) → 取消 CS → 激活 CS → 发送 0x02 + 3 字节地址 + 数据（最多 256 字节）→ 取消 CS → 轮询 BUSY 直到完成。

数据读取：激活 CS → 发送 0x03 + 3 字节地址 → 连续读取 N 字节 → 取消 CS。